3月5日消息，在EUV光刻机供应受限的背景下，国内半导体产业亟需依托DUV光刻机攻克更先进制程，技术难度极高。台积电、

英特尔仅将DUV用于7nm工艺，而国内则需以此挑战3nm及以下制程。 DUV攻坚3nm的核心瓶颈在于精度控制。南京激埃特光电近日披露，国内某机构在DUV光学系统升级中，曾因照明系统均匀性不足，

导致晶圆曝光线宽一致性偏差超±2nm，无法满足3nm工艺要求。 对此，该公司光学镀膜团队推出多层介质硬膜解决方案：
膜层结构：SiO₂与Ta₂O₅交替沉积，层数40–60层；
制备工艺：离子辅助沉积（IAD）技术，基底温度250℃，本底压强2×10⁻⁵Pa；
关键指标：中心波长193±0.2nm，峰值透过率＞92%，截止深度OD6（带外透过率＜10⁻⁶）。 方案落地后效果显著：
晶圆线宽均匀性由±2.1nm优化至±0.8nm，良率预计提升5%–8%；
对准系统定位精度从±1.5nm提升至±0.8nm；
连续工作100小时后，光路漂移量降低70%。 客户方评价称，该方案不仅解决了照明均匀性难题，滤光片的带外抑制能力使系统信噪比提升3倍；微透镜阵列面形精度达到λ/10，

为后续工艺迭代预留了充足空间。 激埃特此次光学镀膜突破，大幅提升DUV光学系统精度，对DUV实现先进制程量产至关重要。需要说明的是，此次提升的是线宽与对准精度，

并非光刻机套刻精度（Overlay），若套刻精度达到0.8nm，将超越EUV水平。但该进展仍意义重大，表明国内基于DUV推进3nm芯片研发

已取得关键阶段性成果，为打通量产流程奠定基础。 放眼全球，该技术路线同样具备独特性。台积电、三星、英特尔在5nm乃至7nm节点便已全面转向EUV光刻，并无类似技术积累。