8 月 31 日消息，新思科技正式发布 HBM5 验证 IP 方案，助力芯片设计团队在流片前完成下一代 AI 加速器、

GPU 及高性能计算平台的内存子系统验证工作。

对比 HBM4，HBM5 单引脚速率实现约 4 倍提升。HBM4 采用 DDR 双倍数据速率信令，单引脚速率约 8Gb/s；

HBM5 切换至 QDR 四倍数据速率信令，单引脚最高可达 32Gb/s，单堆栈峰值带宽逼近 8TB/s。

架构上，HBM5 单器件最高支持 32 个通道、64 个伪通道，每个伪通道配备独立 32 位 DQ 通路、256 位预取以及 2KB 页面；

搭载双命令接口，行、列命令总线相对独立，有效提升命令并发能力与内存使用效率。

为保障高速信号可靠传输，HBM5 搭载全套先进训练机制，包含正交偏斜调节器调节、接收器偏移校准等功能，夯实高速信令运行稳定性。

新思科技这款 HBM5 验证 IP 基于原生 SystemVerilog UVM 架构打造，具备完备的协议验证、功能覆盖率、检测组件与高级调试能力。

可完成 QDR 信令协议、双命令接口、64 伪通道逻辑，以及训练序列、ECC、奇偶校验、CRC、自修复、通道修复等机制验证。

方案整合 Verdi 协议分析器与性能分析工具，支持 ZeBu 仿真、HAPS 原型验证平台运行。目前新思科技已对接早期客户，

持续完善架构并跟进最新规范特性。HBM5 将优先落地对内存带宽要求极高的 AI 加速器、新一代 GPU 与高性能计算场景。